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[未答复] 闭环仿真出现 Sample time mismatch,有没有大神能解决

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发表于 2018-12-29 09:45:39 | 显示全部楼层 |阅读模式
各位,
  有没有碰到在仿真的时候碰到Sample time mismatch的问题,error message 如下:

  Sample time mismatch. When a Bus Creator or Bus Assignment block outputs a nonvirtual bus, all of the signals driving its input ports must have the      same sample time. This restriction applies even if the elements of the object defining the bus specify an inherited (-1) sample time. The sample time of    the signal (0.02) driving input port 1 of 'Applications' does not match the sample time of the block (0.01).

  问题出在信号由变步长传递为定步长的过程中,Application block 是定步长的环境,加了Rate Transition也没用了,还是报错。仿真的框架如下,请各位大神帮忙。

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